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转换器控制块 （CONVCTRL）


31 转换器控制块 （CONVCTRL）


converter control block 总结了产品中实现的所有 converter 通用的控制功能。提供以下功能：

  • 相位同步器 （PhSync）

    提供 clock enable 信号以同步所有 Analog blocks 的 clock 信号

    converter control block 包含配置相关功能所需的 registers。

图 229 CONVCTRL 模块概述

此外，还可以找到以下部分：

  • 第 17 页上的“Application Considerations”（应用程序注意事项）

  • 第 20 页的“登记册和位置摘要”

注意： 本章介绍了 TC3xx 系列的 CONVCTRL，包括所有系列成员的特性和功能。

产品的具体特性在产品特定的附录中进行了描述。

此产品特定附录指定了与此系列文档的偏差（例如降级等）。


转换器控制块 （CONVCTRL）


31.1 31.1 31.1quad31.1 \quad CONVCTRL 的配置


功能单元的配置是通过专用寄存器完成的，这些寄存器在相应的功能部分定义。这里定义了所有 blocks 通用的 register 。


模块标识寄存器

 身份证
 魔都  中文  在  注册  我们  再  瓦尔 00 00
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
OD_ MBE
Modu en at Reg we Re Val 00 00 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 OD_ MBE | Modu | en | at | Reg | | | | | | | | we | Re | Val | 00 | 00 | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | 31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 | | | | | | | | | OD_ | MBE | | | | | | | |
 田  位  类型  描述
MOD_REV 7 : 0 7 : 0 7:07: 0 r

模块修订版 指示实现的修订号。此信息 取决于设计步骤。
Module Revision Indicates the revision number of the implementation. This information depends on the design step.| Module Revision | | :--- | | Indicates the revision number of the implementation. This information | | depends on the design step. |
MOD_TYPE 15 : 8 15 : 8 15:815: 8 r

模块类型 此内部标记固定为 CO H CO H CO_（H）\mathrm{CO}_{H}.
Module Type This internal marker is fixed to CO_(H).| Module Type | | :--- | | This internal marker is fixed to $\mathrm{CO}_{H}$. |
MOD_NUMBE
R
MOD_NUMBE R| MOD_NUMBE | | :--- | | R |
 31 : 16 31 : 16 31:1631: 16 r
模块编号表示模块标识号 {f92a6f3f1-13eb-405d-bbd5-7751382aca1d} CONVCTRL）
Field Bits Type Description MOD_REV 7:0 r "Module Revision Indicates the revision number of the implementation. This information depends on the design step." MOD_TYPE 15:8 r "Module Type This internal marker is fixed to CO_(H)." "MOD_NUMBE R" 31:16 r "Module Number Indicates the module identification number (00FF" {f92a6f3f1-13eb-405d-bbd5-7751382aca1d} CONVCTRL)| Field | Bits | Type | Description | | :--- | :--- | :--- | :--- | | MOD_REV | $7: 0$ | r | Module Revision <br> Indicates the revision number of the implementation. This information <br> depends on the design step. | | MOD_TYPE | $15: 8$ | r | Module Type <br> This internal marker is fixed to $\mathrm{CO}_{H}$. | | MOD_NUMBE <br> R | $31: 16$ | r | Module Number <br> Indicates the module identification number <br> $(00 \mathrm{FF}$ {f92a6f3f1-13eb-405d-bbd5-7751382aca1d} CONVCTRL) |
,

Clock Control Register


Clock Control Register 允许编程器根据应用的要求调整模块的功能和功耗。它控制 module clock 信号和对 sleep 信号的反应性。
 中图分类
Clock Control Register
31

转换器控制块 （CONVCTRL）
 田  位  类型  描述
DISR 0  乌尔曼

Module Disable Request Bit（模块禁用请求位） 用于启用/禁用模块的控制。 0 B 0 B 0_(B)quad0_{\mathrm{B}} \quad On request： 启用模块时钟 1 B 1 B 1_(B)quad1_{\mathrm{B}} \quad Off request： 停止模块时钟
Module Disable Request Bit Used for enable/disable control of the module. 0_(B)quad On request: enable the module clock 1_(B)quad Off request: stop the module clock| Module Disable Request Bit | | :--- | | Used for enable/disable control of the module. | | $0_{\mathrm{B}} \quad$ On request: enable the module clock | | $1_{\mathrm{B}} \quad$ Off request: stop the module clock |
DISS 1 rh

Module Disable Status Bit 0 B 0 B 0_(B)quad0_{\mathrm{B}} \quad Module clock is enabled 1 B 1 B 1_(B)quad1_{\mathrm{B}} \quad Off：模块未计时
Module Disable Status Bit 0_(B)quad Module clock is enabled 1_(B)quad Off: module is not clocked| Module Disable Status Bit | | :--- | | $0_{\mathrm{B}} \quad$ Module clock is enabled | | $1_{\mathrm{B}} \quad$ Off: module is not clocked |
EDIS 3  乌尔曼

Sleep Mode Enable Control 用于控制模块对 sleep 模式的反应。 0 B 0 B 0_(B)quad0_{\mathrm{B}} \quad 启用休眠模式请求，功能 1 B 1 B 1_(B)quad1_{\mathrm{B}} \quad 模块无视休眠模式控制信号
Sleep Mode Enable Control Used to control module's reaction to sleep mode. 0_(B)quad Sleep mode request is enabled and functional 1_(B)quad Module disregards the sleep mode control signal| Sleep Mode Enable Control | | :--- | | Used to control module's reaction to sleep mode. | | $0_{\mathrm{B}} \quad$ Sleep mode request is enabled and functional | | $1_{\mathrm{B}} \quad$ Module disregards the sleep mode control signal |
0 0 0\mathbf{0} 2, r
31 : 4 31 : 4 31:431: 4
保留，写入 0，读取为 0
Field Bits Type Description DISR 0 rw "Module Disable Request Bit Used for enable/disable control of the module. 0_(B)quad On request: enable the module clock 1_(B)quad Off request: stop the module clock" DISS 1 rh "Module Disable Status Bit 0_(B)quad Module clock is enabled 1_(B)quad Off: module is not clocked" EDIS 3 rw "Sleep Mode Enable Control Used to control module's reaction to sleep mode. 0_(B)quad Sleep mode request is enabled and functional 1_(B)quad Module disregards the sleep mode control signal" 0 2, r 31:4 Reserved, write 0, read as 0 | Field | Bits | Type | Description | | :--- | :--- | :--- | :--- | | DISR | 0 | rw | Module Disable Request Bit <br> Used for enable/disable control of the module. <br> $0_{\mathrm{B}} \quad$ On request: enable the module clock <br> $1_{\mathrm{B}} \quad$ Off request: stop the module clock | | DISS | 1 | rh | Module Disable Status Bit <br> $0_{\mathrm{B}} \quad$ Module clock is enabled <br> $1_{\mathrm{B}} \quad$ Off: module is not clocked | | EDIS | 3 | rw | Sleep Mode Enable Control <br> Used to control module's reaction to sleep mode. <br> $0_{\mathrm{B}} \quad$ Sleep mode request is enabled and functional <br> $1_{\mathrm{B}} \quad$ Module disregards the sleep mode control signal | | $\mathbf{0}$ | 2, | r | | | | $31: 4$ | Reserved, write 0, read as 0 | |

建议在模块禁用时不要写入或读取 module registers （CLC 除外）。

写入操作将生成总线错误。

当 module 处于 suspend 状态时被禁用 （） DISR = 1 B DISR = 1 B DISR=1_(B)\mathrm{DISR}=1_{B} 时，相应的 status bit （ DISS = 1 B DISS = 1 B DISS=1_(B)\mathrm{DISS}=1_{B} ） 只会在几个 clock cycles 后设置。要生成它们，需要重复写入 CLC。请参阅第 4 页的 OCS 注释。


OCDS 控制和状态寄存器


OCDS 控制和状态寄存器 OCS 控制模块在挂起模式下的行为（用于调试）。寄存器 OCS 由 Debug Reset 清除。只有在启用 OCDS 时才能写入它。

如果 OCDS 被禁用，OCS 寄存器值不会改变。禁用 OCDS 后，OCS 挂起控制无效。
 法 团